测试verilog按键

1.0 按键->队列->串口
1.1 按键模块ming_key包括 按下,松开,单击,双击,长按,事件
1.2 队列模块ming_fifo存储按键发出的[事件和事件戳]
1.3 顶层模块TOP 轮询 ming_fifo,将读到的事件用串口封装成数据包发给串口助手

测试zynq的M_AXI_GP0

1.0 用axi_lite_slave接口写个奇怪的ram,写入的值a,存的却是a+1
1.1 PS 连上这个ram,并读写这个奇怪的ram

测试zynq的S_AXI_GP0

1.0 写一个axi_lite_master,按一下按键,把按键按下的次数写入内存,
然后PL_产生一个中断,PL把写入的按键次数用串口打印出来

测试zynq的S_AXI_HP0

1.0 写一个axi_lite_master,按一下按键,把按键按下的次数写入DDR,
然后PL_产生一个中断,PL把写入的按键次数用串口打印出来

测试zynq的S_AXI_ACP

1.0 写一个axi_lite_master,按一下按键,把按键按下的次数写入DDR,
然后PL_产生一个中断,PL把写入的按键次数用串口打印出来

测试AXI_DMA (PS->PL)

1.0 ESP32 纯 IO 模拟 I²C：点亮 ASCII
1.1 Vitis 调 AXI IIC（PS 外设）显示 ASCII
1.2 Verilog 自写 AXI IIC（PL 外设）显示 ASCII
1.3 stream2iic（AXIS Slave）显示 ASCII
1.4 PS → AXI DMA → AXIS FIFO → stream2iic（PL）→ OLED

测试AXI_DMA (PL->PS)

1.0 串口数据包 → AXIS → DMA S2MM → DDR

目标：把从串口接收的数据包转换为 AXIS 流(32位宽)，交给 DMA S2MM 写入 DDR；PS 侧再校验。

PC UART → uart_rx(PL) → packetizer(AXIS-M) ─→ AXI DMA S2MM → DDR↑(tready/backpressure)