标准单元库中几种时序单元介绍

C2MOS触发器

C2MOS触发器的工作分为两个阶段：
1）φ=0（φ=1）时，第一个三态驱动器导通（三态门主要体现在，此时主级处于求值模式。同时从级处在高阻抗模式，即维持模式。
2）φ=1时，恰好相反：主级部分处在维持模式，而从级进行求值。
从上述工作过程可以看出，只要时钟边沿的上升和下降时间足够小，具有φ和φ时钟控制的C2MOS触发器对时钟重叠是不敏感的。由于C2MOS触发器具有对时钟重叠不敏感的优点，主要标准单元库中采用了类似该结构的触发器（一般标准单元中用传输门来取代三态门）。
要理解为什么从上述文字可以得出 C2MOS 触发器对时钟上升沿交叠（clock overlap）不敏感，我们需要从其工作原理和结构特点入手。

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一、C2MOS 触发器的工作原理回顾

C2MOS 触发器是一种典型的边沿触发结构，由两个级联的锁存器（主级和从级）组成，分别受互补时钟信号 φ 和 φ̄ 控制：

1. φ = 0（φ̄ = 1）时：

   • 主级三态驱动器导通，主级处于求值模式（evaluating），接收输入数据。
   • 从级三态驱动器关断，从级处于维持模式（holding），保持上一次的输出状态。

2. φ = 1（φ̄ = 0）时：

   • 主级三态驱动器关断，主级进入维持模式。
   • 从级三态驱动器导通，从级进入求值模式，将主级锁存的数据传送到输出端。

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二、什么是时钟交叠（Clock Overlap）？

时钟交叠指的是在一对互补时钟信号（φ 和 φ̄）中，两个信号同时为高电平或低电平的时间段。理想情况下，φ 和 φ̄ 是完全互补的，即一个为高时另一个为低。但在实际电路中，由于时钟缓冲器延迟、工艺偏差、温度变化等因素，可能导致两个时钟信号在边沿转换时出现短暂的交叠。

时钟交叠可能导致以下问题：

• 主级和从级同时导通，导致数据路径直通（data path through）；
• 造成数据竞争，触发器可能输出错误值；
• 引起功耗尖峰或逻辑错误。

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三、为什么 C2MOS 触发器对时钟交叠不敏感？

从工作过程的描述中可以看出：

“只要时钟边沿的上升和下降时间足够小，具有 φ 和 φ̄ 时钟控制的 C2MOS 触发器对时钟重叠是不敏感的。”

这句话的关键在于：

✅ 1. 互补时钟控制的非重叠工作模式

• 主级和从级分别由 φ 和 φ̄ 控制，且它们在正常工作时不会同时处于求值状态。
• 即使在时钟边沿转换过程中存在短暂的交叠，只要边沿转换时间（上升/下降时间）足够快，就能避免主级和从级同时导通。

✅ 2. 边沿转换速度快，交叠时间极短

• 文中指出“只要时钟边沿的上升和下降时间足够小”，说明设计者可以通过优化时钟驱动电路，使得 φ 和 φ̄ 的转换非常迅速。
• 这样即使存在交叠，其持续时间也极短，不足以让主级和从级同时完全导通，从而不会导致数据直通或错误传递。

✅ 3. 结构上具有隔离性

• 三态门或传输门结构在非导通状态下具有高阻态，能够有效隔离主级与从级之间的信号路径。
• 这种结构天然具备一定的容忍交叠的能力，即使时钟有轻微重叠，也不会导致数据错误。

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四、总结

从文中描述可以得出 C2MOS 触发器对时钟交叠不敏感的原因是：

• 主级和从级由互补时钟控制，正常工作时不会同时导通；
• 边沿转换时间足够快，避免了长时间的时钟交叠；
• 三态门/传输门结构在非导通状态下提供高阻隔离；
• 因此即使存在轻微的时钟交叠，也不会导致数据错误或电路异常。

这种特性使得 C2MOS 触发器在标准单元库中被广泛采用，尤其是在对时钟抖动和工艺变化较为敏感的先进工艺节点中。

真单相触发器

在高性能和复杂的设计中，为了克服多个时钟信号分布的问题和避免因时钟偏差引起的各种问题，我们通过使用单相位时钟并结合主从拓扑结构电路实现的触发器来避免竞争问题，该种触发器就是真单相触发器。

TSPC触发器利用一个负沿锁存器（通过PMOS管钟控）作为主级锁存器，驱动一个钟控反相器。
从级锁存器包括由NMOS管钟控的一个正沿锁存器。
当φ=0时，输入反相器采样反相的输入信号，第二个（动态）反相器处于预充电状态，第三个反相器处于维持状态。因此在时钟的低电平阶段，最后一个（静态）反相器的输入保持它原来的值，从而输出结果。
TSPC触发器只使用单相位的时钟并融入动态结构，晶体管数目比传输门形式的触发器略有增加，但是时钟负载小，它可以将逻辑功能嵌入到锁存器中，这种嵌入逻辑的触发器已经广泛应用于DEC公司的微处理器中。
合理地设计TSPC触发器的晶体管尺寸是实现正确功能的关键，TSPC结构的锁存器典型脉冲触发器的组成部分，只要提供短暂的单向脉冲即可工作，有效地提高了抗毛刺能力。

脉冲触发器

触发器设计一般采用主从结构来构成边沿触发器，但是根据工程的具体需求，需要设计实现原理不同的触发器。其中一种就是采用脉冲信号来实现的触发器——脉冲触发器。
通过在时钟上升（下降）沿附近生成一个短脉冲，这一脉冲的作用类似于锁存器的时钟输入，它只在一个很短的窗口采样输入，利用锁存器的透明时间非常短来避免竞争情况。
因此，脉冲触发器是将毛刺产生电路和锁存器组合成的一个边沿触发器。脉冲触发器比主从结构的两级减少了1级，通过在时钟上升（下降）沿附近生成一个短脉冲并与一级锁存器结合构成了边沿触发器。脉冲触发器通过对逻辑结构和级数的优化，有效减少触发器的输入到输出的延时。更重要的是，脉冲触发器的建立时间是0甚至是负数，这意味着数据可以在时钟有效沿以后到达。由于脉冲触发器的这些优势，它能比主从触发器提供更多的性能提升。脉冲触发器根据应用脉冲电路的形式分显式和隐式两种。显式脉冲触发器的脉冲产生电路在触发器外部，因此它可以与多个触发器单元共用脉冲产生电路，隐式脉冲触发器的脉冲产生电路集成在触发器内部。

HLFF在AMD公司的K6芯片中有实际的应用，该单元为脉冲形式的触发器。通过分析发现，它与一般的脉冲触发器不同，区别是它取值脉冲，而不是产生脉冲波形并在短时间有效期中求值。而且它具有隐式的结构，不适合多个单元集成一起共用一个脉冲信号的显式结构。脉冲触发器与一般的触发器是有区别的，它的建立时间是负的，因而可以给上一级电路提供多余的时间。脉冲触发器是针对具体应用的而不是针对所有电路的。

数据流触发器

在数字VLSI中，减少能量消耗是低功耗设计的直接目的，其中高频率的0和1之间的转换是能量消耗的主要原因。
根据电路的不同特性，其他能量的消耗形式分为动态和静态电路。动态电路通过对电路节点电容进行预充消耗能量，静态电路主要是以亚域漏流的形式消耗能量。由时序单元（触发器和锁存器）组成的时钟网络是大规模集成电路系统中主要的能量消耗源。在典型的IC设计中，大约30%~60%的能量消耗在时钟网络中。通过减少触发器的能量消耗将直接减少整个系统的能量消耗量，同时触发器的性能提升直接缓解时钟网络的分布约束并提高整个系统的性能。
数据流触发器（SJLFF）通过判断输入数据的变化来有条件地进行求值操作，减少多余的功耗损失；通过结构上的改进，减少了时钟的负载并提高了性能。

SJLFF工作原理如下：通过融入数据预先判断的思想，互补形式的输入D（Dn）和输出Q（Qn），通过伪NMOS结构构成一个同或结构，再通过反相器控制N1和N2，只要D=Q，N1断开，脉冲信号不能到达N3，则触发器不做求值运算，从而减少多余的求值操作以降低功耗。
通过把时钟脉冲使能的求值管用N3实现又有效地提高了触发器的性能。
当时钟脉冲有效时，D的传播延时只有一个N管和一个反相器的时间。
不用异或结构来控制N1和N2是因为传输管阈值损失导致信号减弱而不能很好地驱动负载，使用同或加反相器结构来实现异或逻辑对触发器本身的传播延时没有明显的影响又能提高触发器的稳定性。

以HLFF为例讲解电路设计流程

1）电路设计需求定义。电路设计之前需要对功能应用、工作性能和设计周期等需求因素进行评估和定义，为后续电路设计提供参考依据。
2）电路设计实现。基于功能需求定义，通过合理的电路结构进行电路设计实现。
3）电路符号产生。电路设计完成后，需要产生该电路对应的电路符号，供后期电路设计过程中的其他电路模块调用。
4）电路功能仿真。电路设计完成后需要通过功能仿真来验证电路的正确性及是否达到性能要求。
5）电路spice网表输出。电路功能验证通过并达到设计要求以后，就可以以spice网表的形式输出电路结果给版图设计人员进行版图实现。

Virtuoso Schematic Composer操作流程

1.建立库及电路设计环境

建库时可以根据自己的需要设置项目库的属性，选择不加工艺库或者直接连接现有的工艺库或者重新编译一个新库。在Name框里设置库的名称，这里设置为Icdream，同时在Technolog File中有3个选项可以选择：
1）Compile a new techfile，新建的库基于某个工艺进行，而这个是通过读取流片厂家提供的工艺文件（techfile）实现的，所以一般选择该设置。
2）Attach to an existing techfile，如果新建的库可以和其他已经存在的库共享同样的工艺设置，可以选择该选项。
3）Don’t need a techfile，不设置对应的工艺数据库。

2.该设计HLFF单元电路原理图

3.时序单元HLFF电路元件的产生

4.时序单元HLFF电路网表输出

电路仿真

5.设置带激励输入的仿真电路图

HLFF电路仿真需要使用的输入激励器件。
1）电源地电位（gnd）：在电路中表示0电位，和它相连的线名为gnd或者Vss。
2）电源电位（Vdd）：和它相连的线名为Vdd。这个器件一般用来标识电源电位值。
3）电压源（vdc）：用于为电路提供对应的电压。
4）时变电压源（vpluse）：在瞬态分析中可以生成不同占空比的方波、三角波、梯形波、锯齿波。
5）电容（cap）：用于在数字电路仿真中作为输出负载。

6.进行电路仿真Virtuoso Analog Design Environment（ADE）

1）选择要仿真的电路。

如果是从CIW窗口中打开的仿真环境，则需要设置仿真的电路。在ADE界面中，选择Setup→Design或者点击右上角的图标 ，弹出Choosing Design对话框。
选择需要仿真的电路，比如HLFF_sim，并点击OK按钮。

2）选择仿真的模拟软件。

在ADE界面里，选择Setup→Simulator/Directory/Host选择Simulator为spectre。

3）设置模型文件地址。

在ADE界面中，选择Setup→Model Libraries设置模型文件地址，模型文件是仿真时仿真器需要提取器件参数的最基本数据。一般仿真模型包括五种基本的工艺模型：TT、FF、SS、FS、SF。

SF和FS

FS (Fast-Slow): 这个工艺角表示NMOS晶体管制造得比典型情况要快（具有更高的载流子迁移率或更低的阈值电压），而PMOS晶体管则制造得比典型情况要慢（具有更低的载流子迁移率或更高的阈值电压）。这种情况下，NMOS的速度会比正常快，而PMOS的速度会比正常慢，可能会导致电路的开关速度不平衡。
SF (Slow-Fast): 与FS相反，这个工艺角表示NMOS晶体管制造得比典型情况要慢，而PMOS晶体管制造得比典型情况要快。这意味着NMOS的速度会比正常慢，而PMOS的速度会比正常快，同样可能导致电路的开关速度不平衡。

4）设置仿真的环境温度。

5）设置仿真分析类型。

常用的有DC分析、AC分析、瞬态（Transient）分析、噪声分析、零极点分析。

6）设置需要结果输出的电路节点。

·直接选择连线会在输出中添加该到线的电压；
·直接选择一个器件的端口则会把这个端口的电流添加到输出中；
·直接选择一个器件则会把该器件的所有端口电流都添加到输出中。

7）进行仿真。根据设计需要，选择需要分析的最合适的电路节点

8）结果分析。

仿真完成后进行结果分析，在ADE界面中，选择Result→Plot Outputs→Transient或者点击右下角的图标 显示仿真结果波形图。

9）保存和导入仿真结果。

仿真完成后，所有的相关结果都可以保存，用于以后的再次分析。