一、Verilog 值集合（Value Set）

Verilog 是一种面向硬件建模的描述语言，为了更真实地模拟硬件行为，它并不仅仅像 C 语言那样只有 0 和 1 两种值，而是采用了四值逻辑（Four-valued logic system），这也是 Verilog 的重要特性之一。

1. Verilog 的四值逻辑

值	名称	含义
0	逻辑 0	表示低电平、电路导通、布尔“假”
1	逻辑 1	表示高电平、电路导通、布尔“真”
x	未知（unknown）	逻辑冲突、驱动不确定或无定义值，例如多个驱动冲突时产生 x
z	高阻（high-impedance）	表示高阻态（不驱动电路），常用于三态缓冲器的输出或总线释放状态

这四个值组成 Verilog 的 值集合（Value Set），用于表示**逻辑变量（reg、wire 等）**的取值状态。

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二、四值逻辑的作用与意义

1. 为什么需要 x 和 z

在真实硬件中，电路的状态不仅仅是 0 或 1，比如：

• 竞争条件导致的信号值不确定；
• 某模块没有驱动总线，线被置为高阻；
• 初始化阶段还未赋值；
• 多个驱动器驱动同一总线，但电平冲突。

这些场景都不能仅用 0 和 1 表达，因此引入 x 和 z 是为了：

• 更真实地模拟电路行为
• 在仿真阶段暴露潜在的设计 Bug
• 建模总线、电平悬空、多驱动等场景

2. 示例说明

module tristate_example (input wire en,input wire data,output wire bus
);assign bus = en ? data : 1'bz;
endmodule

• 当 en = 1 时，bus = data；
• 当 en = 0 时，bus = z，表示此时该模块不驱动总线。

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三、四值逻辑的运算规则简述

运算中涉及 x 或 z 时，结果往往是 x，表示无法确定。例如：

1'bx & 1'b1 → 1'bx
1'bx | 1'b0 → 1'bx
1'bz & 1'b1 → 1'bx

这是因为：

• x 可能是 0 也可能是 1，无法判断；
• z 表示不确定状态，参与逻辑运算也通常返回 x。

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四、在仿真与综合中的差异

值	仿真行为	综合行为
0, 1	正常	正常
x	仿真引擎将其视为未知，用于暴露竞态、未初始化等问题	综合工具会忽略 x，只看驱动条件逻辑
z	表示高阻态，通常用于建模三态缓冲器	一般只在支持三态的目标器件中综合保留，否则会被等效处理为 mux

所以，在仿真中 x/z 极具诊断价值，而综合中则需要谨慎使用。

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五、工程实践建议

1. 用 x 做初始化测试：

   reg [3:0] state = 4'bx; // 仿真时暴露未初始化的状态机错误
   

2. 总线建模使用 z：

   assign bus = (enable) ? data : 1'bz;
   

3. 避免在 RTL 中使用 x 参与运算，否则综合结果可能与仿真不一致。

4. 逻辑覆盖检查工具（如 Vivado Coverage） 可帮助分析 x 传播路径。

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六、进阶：强制赋值（force）与释放（release）可用于调试 x/z

initial beginforce signal = 1'bx;#10 release signal;
end

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总结

Verilog 的 值集合（0, 1, x, z） 提供了对真实硬件行为的强表达能力，是进行准确电路建模和验证的基础。

类型	描述
0/1	硬件中真实存在的电平
x	表示无法确定，暴露潜在问题
z	模拟高阻或总线释放状态