前言

上一篇文章介绍了SPI的四种工作模式及其时序特性，相信各位同学已经掌握了SPI通信的核心原理。

本文用纯Verilog设计了功能完整的4线SPI主机，并详细说明了模块编码思路和使用注意事项，最后分享了源码。

一、模块功能

本Verilog功能模块——SPI主机实现了SPI协议要求的完整时序控制，具体功能如下：

1. 支持所有4种SPI工作模式

2. 支持任意数据位宽

3. 支持任意串行时钟频率fsclk

4. 支持指定CS下降沿到第一个SCLK边沿的延时

5. 支持指定最后SCLK边沿到CS上升沿的延时

6. 支持指定CS高电平持续时间

二、模块框图

三、信号接口

3.1 参数列表

3.2 接口信号列表

四、编码思路

1. 通过参数控制SPI模式、数据位宽、时钟频率与三种时序参数

   parameter integer SPI_MODE                     = 3,  // SPI模式, 可选0, 1, 2, 3 (默认)
   parameter integer DATA_WIDTH                   = 16, // 单次通信发送或接收数据的位宽, 最小为2, 常见8/16
   parameter integer SCLK_PERIOD_CLK_NUM          = 4,  // fSCLK, SCLK周期对应CLK数, 必须为偶数, 最小为2
   parameter integer CS_EDGE_TO_SCLK_EDGE_CLK_NUM = 1,  // TCC, CS_N下降沿到SCLK的第一个边沿对应CLK数, 最小为1
   parameter integer SCLK_EDGE_TO_CS_EDGE_CLK_NUM = 3,  // TCCH, 最后一个SCLK边沿到CS_N上升沿对应CLK数, 最小为3
   parameter integer CS_KEEP_HIGH_CLK_NUM         = 2,  // TCWH, CS_N低电平后保持高电平的时间对应CLK数, 最小为2
   parameter integer CLK_FREQ_MHZ                 = 100 // 模块工作时钟, 常用100/120
   

   注意这里的时延并不是真实值，而是以模块时钟CLK为单位的相对值，且因为三段式状态机输出时序逻辑的限制，时延参数并不能到0，有最小值的限制。这对于实际应用是没有影响的，实际应用中这些参数也不可能为0，且即使延时略长（如TCCH=30ns）同样可以正常工作。

2. 对参数进行有效性检查，限制参数赋值

   //++ 参数有效性检查 ++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++
   initial begin
     if (SPI_MODE != 0 && SPI_MODE != 1 && SPI_MODE != 2 && SPI_MODE != 3)
       $error("SPI_MODE must be 0, 1, 2, 3");
     if (DATA_WIDTH < 2)
       $error("DATA_WIDTH must be >= 2");
     if (SCLK_PERIOD_CLK_NUM < 2 || (SCLK_PERIOD_CLK_NUM % 2 != 0))
       $error("SCLK_PERIOD_CLK_NUM must even and >= 2");
     if (CS_EDGE_TO_SCLK_EDGE_CLK_NUM < 1)
       $error("CS_EDGE_TO_SCLK_EDGE_CLK_NUM must >= 1");
     if (SCLK_EDGE_TO_CS_EDGE_CLK_NUM < 3)
       $error("SCLK_EDGE_TO_CS_EDGE_CLK_NUM must >= 3");
     if (CS_KEEP_HIGH_CLK_NUM < 2)
       $error("CS_KEEP_HIGH_CLK_NUM must >= 2");
   end
   //-- 参数有效性检查 ------------------------------------------------------------
   

3. 使用三段式状态机控制整个SPI传输过程，状态机如下图所示

五、使用说明

// 外部控制SPI信号
input  wire spi_begin,   // SPI单次通信开始, 高电平有效, 仅在spi_is_busy为低时起作用
output wire spi_end,     // SPI单次通信结束, 高电平有效, 只会持续一个时钟周期
output wire spi_is_busy, // SPI繁忙指示, 高电平表示SPI正在工作
input  wire [DATA_WIDTH-1:0] spi_master_tx_data, // SPI发送数据, 数据总是高位先发
output reg  [DATA_WIDTH-1:0] spi_master_rx_data, // SPI接收数据, 最先读出的数据在最高位
output reg                   spi_master_rx_data_valid, // SPI接收数据有效，高电平有效

外部模块通过以上信号控制SPI读写，相关说明如下：

1. spi_is_busy为高时，此SPI主机模块不响应任何外部信号，所以，外部模块需要监测spi_is_busy信号，在它为低电平时，发送spi_begin控制spi控制开始

2. SPI主机模块在会在spi_begin高电平且spi_is_busy低电平时，锁存spi_master_tx_data，作为待发送数据

此接口和AXI Stream接口用法基本一致。

六、仿真验证

见本系列文章——Verilog功能模块--SPI主机和从机(04)--SPI主机从机回环仿真与实测。

七、源码分享

源码在Gitee与Github开源，两平台同步：

Gitee：[Verilog功能模块--SPI主机和从机](https://gitee.com/xuxiaokang/verilog-function-module--SPI-Master-Slave)

Github：[zhengzhideakang/Verilog--SPI-Master-Slave](https://github.com/zhengzhideakang/Verilog--SPI-Master-Slave)

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