FPGA实现SDI转LVDS视频发送，基于GTP+OSERDES2原语架构，提供工程源码和技术支持

1、前言

FPGA实现SDI视频编解码现状：

目前FPGA实现SDI视频编解码有两种方案：一是使用专用编解码芯片，比如典型的接收器GS2971，发送器GS2972，优点是简单，比如GS2971接收器直接将SDI解码为并行的YCrCb422，GS2972发送器直接将并行的YCrCb422编码为SDI视频，缺点是成本较高，可以百度一下GS2971和GS2972的价格；另一种方案是使用FPGA逻辑资源部实现SDI编解码，比如Xilinx系列FPGA的GTP/GTX资源实现解串，利用Xilinx系列FPGA的SMPTE SDI资源实现SDI编解码，或者紫光同创系列FPGA的HSSTHP高速接口资源实现解串；优点是合理利用了FPGA资源，高速接口资源不用白不用，缺点是操作难度大一些，对FPGA开发者的技术水平要求较高。有意思的是，这两种方案在本博这里都有对应的解决方案，包括硬件的FPGA开发板、工程源码等等。本设计采用Xilinx 7系列FPGA的GTP高速接口资源实现SDI视频解串和解码；

FPGA实现LVDS视频发送现状：

FPGA实现LVDS视频发送目前有两种方案：
一是使用专用编芯片解码，比如TI的DS90C189，优点是简单快捷，缺点是需要额外的芯片，导致PCB布线难度加大，系统成本上升；另一种方案是使用FPGA逻辑资源实现LVDS并串转换，其中7系列FPGA使用OSERDESE2+OBUFDS原语实现并串转换，UltraScale系列FPGA使用OSERDESE3+OBUFDS原语实现并串转换，优点是充分利用了FPGA资源，系统设计简单，成本更低，缺点是实现难度大，对FPGA工程师水平要求较高；本设计使用7系列FPGA的OSERDESE2+OBUFDS原语实现并串转换；

工程概述

本文详细描述了FPGA实现SDI转LVDS视频发送的设计方案；输入源为一个3G-SDI相机或者HDMI转3G-SDI盒子，也可以使用HD-SDI或者SD-SDI相机，因为本设计是三种SDI视频自适应的；同轴的SDI视频通过同轴线连接到FPGA开发板的BNC座子，然后同轴视频经过板载的Gv8601a芯片实现单端转差分和均衡EQ的功能；然后差分SDI视频信号进入FPGA内部的GTP高速资源，实现数据高速串行到并行的转换，本博称之为解串；解串后的并行视频再送入Xilinx系列FPGA特有的SMPTE SD/HD/3G SDI IP核，进行SDI视频解码操作并输出BT1120视频，至此，SDI视频解码操作已经完成，可以进行常规的图像处理操作了；本设计的目的是输出解码的SDI视频，针对目前市面上的主流项目需求，本博设计了LVDS输出方式；然后送入BT1120视频纯verilog代码实现的BT1120转RGB模块进行视频格式转换并输出RGB888视频；然后双通道模式下的RGB视频进入纯verilog代码实现的奇偶场分离模块，实现一帧视频的奇偶场分离；然后奇偶场视频进入纯verilog代码实现的LVDS通道排序模块，根据LVDS显示屏的时序要求，将RGB视频像素分配到8条数据通道中去；多通道视频在进入纯verilog代码实现的RGB转LVDS模块，使用Xilinx 7系列FPGA的OSERDESE2+OBUFDS原语实现并串转换；最后LVDS视频送入LVDS显示屏显示即可；针对市场主流需求，本博客提供1套工程源码，具体如下：

现对上述红框中的1套工程源码做如下解释，方便读者理解：

工程源码1

开发板FPGA型号为Xilinx–Artix7-35T–xc7a100tfgg484-2；输入源为一个3G-SDI相机或者HDMI转3G-SDI盒子，也可以使用HD-SDI或者SD-SDI相机，因为本设计是三种SDI视频自适应的，SDI输入分辨率为1920x1080@60Hz；同轴的SDI视频通过同轴线连接到FPGA开发板的BNC座子，然后同轴视频经过板载的Gv8601a芯片实现单端转差分和均衡EQ的功能；然后差分SDI视频信号进入FPGA内部的GTP高速资源，实现数据高速串行到并行的转换，本博称之为解串；解串后的并行视频再送入Xilinx系列FPGA特有的SMPTE SD/HD/3G SDI IP核，进行SDI视频解码操作并输出BT1120视频，至此，SDI视频解码操作已经完成，可以进行常规的图像处理操作了；本设计的目的是输出解码的SDI视频，针对目前市面上的主流项目需求，本博设计了LVDS输出方式；然后送入BT1120视频纯verilog代码实现的BT1120转RGB模块进行视频格式转换并输出RGB888视频；然后双通道模式下的RGB视频进入纯verilog代码实现的奇偶场分离模块，实现一帧视频的奇偶场分离；然后奇偶场视频进入纯verilog代码实现的LVDS通道排序模块，根据LVDS显示屏的时序要求，将RGB视频像素分配到8条数据通道中去；多通道视频在进入纯verilog代码实现的RGB转LVDS模块，使用Xilinx 7系列FPGA的OSERDESE2+OBUFDS原语实现并串转换，LVDS视频输出分辨率为1920x1080@60Hz；最后LVDS视频送入LVDS显示屏显示即可；工程适用于SDI转LVDS应用；

本文详细描述了FPGA实现SDI转LVDS视频发送的设计方案，工程代码可综合编译上板调试，可直接项目移植，适用于在校学生、研究生项目开发，也适用于在职工程师做项目开发，可应用于医疗、军工等行业的高速接口领域；
提供完整的、跑通的工程源码和技术支持；
工程源码和技术支持的获取方式放在了文章末尾，请耐心看到最后；

免责声明

本工程及其源码即有自己写的一部分，也有网络公开渠道获取的一部分(包括CSDN、Xilinx官网、Altera官网等等)，若大佬们觉得有所冒犯，请私信批评教育；基于此，本工程及其源码仅限于读者或粉丝个人学习和研究，禁止用于商业用途，若由于读者或粉丝自身原因用于商业用途所导致的法律问题，与本博客及博主无关，请谨慎使用。。。

2、相关方案推荐

我已有的所有工程源码总目录----方便你快速找到自己喜欢的项目

其实一直有朋友反馈，说我的博客文章太多了，乱花渐欲迷人，自己看得一头雾水，不方便快速定位找到自己想要的项目，所以本博文置顶，列出我目前已有的所有项目，并给出总目录，每个项目的文章链接，当然，本博文实时更新。。。以下是博客地址：
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本博已有的 SDI 编解码方案

我的博客主页开设有SDI视频专栏，里面全是FPGA编解码SDI的工程源码及博客介绍；既有基于GS2971/GS2972的SDI编解码，也有基于GTP/GTX资源的SDI编解码；既有HD-SDI、3G-SDI，也有6G-SDI、12G-SDI等；专栏地址链接如下：
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FPGA实现LVDS视频收发方案

我的FPGA-LVDS专栏有很多FPGA的LVDS视频编解码方案，专栏链接如下：欢迎前往查看：
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3、工程详细设计方案

工程设计原理框图

工程设计原理框图如下：

SDI 输入设备

SDI 输入设备可以是SDI相机，代码兼容HD/SD/3G-SDI三种模式；SDI相机相对比较贵，预算有限的朋友可以考虑用HDMI转SDI盒子模拟SDI相机，这种盒子某宝一百块左右；当使用HDMI转SDI盒子时，输入源可以用笔记本电脑，即用笔记本电脑通过HDMI线连接到HDMI转SDI盒子的HDMI输入接口，再用SDI线连接HDMI转SDI盒子的SDI输出接口到FPGA开发板，如下：

Gv8601a 均衡器

Gv8601a芯片实现单端转差分和均衡EQ的功能，这里选用Gv8601a是因为借鉴了了Xilinx官方的方案，当然也可以用其他型号器件。Gv8601a均衡器原理图如下：

GTP 高速接口–>解串

本设计使用Xilinx特有的GTP高速信号处理资源实现SDI差分视频信号的解串与串化，对于SDI视频接收而言，GTP起到解串的作用，即将输入的高速串行的差分信号解为并行的数字信号；对于SDI视频发送而言，GTP起到串化的作用，即将输入的并行的数字信号串化为高速串行的差分信号；GTP的使用一般需要例化GTP IP核，通过vivado的UI界面进行配置，但本设计需要对SD-SDI、HD-SDI、3G-SDI视频进行自动识别和自适应处理，所以需要使得GTP具有动态改变线速率的功能，该功能可通过DRP接口配置，也可通过GTP的rate接口配置，所以不能使用vivado的UI界面进行配置，而是直接例化GTP的GTPE2_CHANNEL和GTPE2_COMMON源语直接使用GTP资源；此外，为了动态配置GTP线速率，还需要GTP控制模块，该模块参考了Xilinx的官方设计方案，具有动态监测SDI模式，动态配置DRP等功能；该方案参考了Xilinx官方的设计；GTP 解串与串化模块代码架构如下：

SMPTE SD/HD/3G SDI IP核

SMPTE SD/HD/3G SDI IP核是Xilinx系列FPGA特有的用于SDI视频编解码的IP，该IP配置使用非常简单，vivado的UI界面如下：

SMPTE SD/HD/3G SDI IP核必须与GTP配合才能使用，对于SDI视频接收而言，该IP接收来自于GTP的数据，然后将SDI视频解码为BT1120视频输出，对于SDI视频发送而言，该IP接收来自于用户侧的的BT1120视频数据，然后将BT1120视频编码为SDI视频输出；该方案参考了Xilinx官方的设计；SMPTE SD/HD/3G SDI IP核代码架构如下：

BT1120转RGB

BT1120转RGB模块的作用是将SMPTE SD/HD/3G SDI IP核解码输出的BT1120视频转换为RGB888视频，它由BT1120转CEA861模块、YUV422转YUV444模块、YUV444转RGB888三个模块组成，该方案参考了Xilinx官方的设计；BT1120转RGB模块代码架构如下：

奇偶场分离

奇偶场分离模块在双通道LVDS工程中才有，双通道LVDS将RGB视频分为奇偶场发送，奇偶场是模拟视频中的概念，对于入门较晚的兄弟而言比较陌生，这块可以在CSDN或知乎等平台搜索学习一下；奇偶场分离模块就是将1920*1080@60Hz的视频分为奇场和偶场偶；奇偶场分离模块码架构如此下：

奇偶场分离顶层接口如下：

LVDS通道排序

然后奇偶场视频进入纯verilog代码实现的LVDS通道排序模块，根据LVDS显示屏的时序要求，将RGB视频像素分配到8条数据通道中去；不同的LVDS屏幕可能有不同的通道排序，以我手里的LVDS屏幕为例，根据屏幕手册，LVDS通道排序要求如下：

此外，为了适应8bit和10bit模式，我们在LVDS通道排序模块中做了适配，LVDS通道排序顶层接口如下：

本设计使用8bit模式，LVDS通道排序模块码架构如此下：

LVDS并串转换

多通道视频在进入纯verilog代码实现的RGB转LVDS模块，使用Xilinx 7系列FPGA的OSERDESE2+OBUFDS原语实现并串转换，OSERDESE2原语实现RGB并行数据转换串行数据，OBUFDS原语实现单端串行数据转换差分串行数据；采用7bit，SDR模式；LVDS并串转换模块码架构如此下：

LVDS并串转换顶层接口如下：

！！！注意
！！！注意
单通道LVDS视频输出模式下，LVDS由4条数据通道+1条随路时钟通道组成；
双通道LVDS视频输出模式下，LVDS由8条数据通道+2条随路时钟通道组成；

LVDS显示屏

LVDS显示屏由本博主提供，目前有两款，一款为单通道LVDS模式，最高分辨率支持1204x600@60Hz；另一款为双通道LVDS模式，最高分辨率支持1920x1080@60Hz，LVDS显示屏为8bit SDR模式；

工程源码架构

以工程源码1为例，综合后的工程源码架构如下：

本博主发布的工程均已编译完成，且时序收敛，无时序违约，如下：

4、Vivado工程详解1详解：Artix7-100T，3G-SDI转LVDS版本

开发板FPGA型号：Xilinx–Artix7–xc7a100tfgg484-2；
FPGA开发环境：Vivado2019.1；
输入：3G-SDI相机或HDMI转SDI盒子，分辨率1920x1080@60Hz；
输出：LVDS，RTL逻辑编码，分辨率为1920x1080@60Hz；
SDI视频解串方案：Xilinx–GTP高速接口解串；
SDI视频解码方案：Xilinx–SMPTE SD/HD/3G SDI解码；
LVDS视频编码方案：Xilinx官方OSERDES2+OBUFDS原语方案；
LVDS差分对：8对差分数据+2对随路差分时钟；
实现功能：FPGA实现SDI转LVDS视频发送；
工程作用：此工程目的是让读者掌握FPGA实现SDI转LVDS视频发送的设计能力，以便能够移植和设计自己的项目；
工程Block Design和工程代码架构请参考第3章节的《工程源码架构》小节内容；
工程的资源消耗和功耗如下：

5、工程移植说明

vivado版本不一致处理

1：如果你的vivado版本与本工程vivado版本一致，则直接打开工程；
2：如果你的vivado版本低于本工程vivado版本，则需要打开工程后，点击文件–>另存为；但此方法并不保险，最保险的方法是将你的vivado版本升级到本工程vivado的版本或者更高版本；

3：如果你的vivado版本高于本工程vivado版本，解决如下：

打开工程后会发现IP都被锁住了，如下：

此时需要升级IP，操作如下：

FPGA型号不一致处理

如果你的FPGA型号与我的不一致，则需要更改FPGA型号，操作如下：



更改FPGA型号后还需要升级IP，升级IP的方法前面已经讲述了；

其他注意事项

1：由于每个板子的DDR不一定完全一样，所以MIG IP需要根据你自己的原理图进行配置，甚至可以直接删掉我这里原工程的MIG并重新添加IP，重新配置；
2：根据你自己的原理图修改引脚约束，在xdc文件中修改即可；
3：纯FPGA移植到Zynq需要在工程中添加zynq软核；

6、上板调试验证

准备工作

需要准备的器材如下：
SDI相机，可以找本博主提供；
BNC线缆， 可以找本博主提供；
FPGA开发板，可以找本博主提供；
LVDS显示屏，可以找本博主提供；
我的板子连接如下：

FPGA实现SDI转LVDS视频发送效果演示

FPGA实现SDI转LVDS视频发送效果演示如下：

7、工程代码获取

工程代码如下：